概念
孔径误差
孔径误差（又称为孔径抖动）：是指采样与采样之间孔径延迟时间的变化，起因是调制系统时钟相位时的噪声，通过对内部ADC时钟抖动和外部采样时钟抖动进行和方根(root-sum-square)计算得到孔径抖动。如果要求测量准确，数据采样系统必须要有极低的相位噪声。
随着模拟输入斜率(dV/dt)的增加，孔径抖动也增大。一般来讲，使用输入频率为MHz级的ADC时，时钟抖动应为亚皮秒级。图1是孔径抖动结果。
第一级的 MDAC 和 sub-ADC 直接对连续变化的输入信号进行采样，但由于两者采样时刻或者采样网络-3dB 带宽的不同，两个采样值之间自然会存在偏差，这就是孔径误差。
Pipeline工作示意图
Pipeline，即流水线型ADC，是由多个子级ADC构成，每个子级ADC一级一级工作， 流水线的工作过程和长除法的计算过程类似，流水线型 ADC 处理信号的过程就是对信号做除法的过程，包含几个流水线级就对输入信号做几次除法。但是输出码由二进制码表示。
如图所示，多个子级协同工作，其中每个子级都可以单独工作，这就使得Pipeline ADC可以连续采样，在经过子级个周期后输出对应采样速率的码值，完成ADC转换。
其中的核心思路类似于对某项工作的分时并行工作，类似于时间交织技术，极大提高采样率。其实，对于Pipeline结构也可以进行时间交织一下，在单个子级ADC性能满足要求的情况下，将采样时间压缩，转换时间可由多个PipelineADC共同工作。如此，可以满足高速采样的目的。
PS：在没有工艺级提升的情况下，任何性能的提高都是有代价的，例如功耗，多个Pipeline带来的大面积等，还有时间交织等引起的噪声与损耗。
单个Pipeline ADC构成
PipelineADC由多个子ADC构成，子ADC必须具备转换当前输入信号的数字码，生成对应数字码的模拟信号，并与该输入信号值作差后放大三个功能。
概念心得
注意，多个过程的处理面对的都是模拟信号，而数字输出码才是数字信号。其中，进行数字输出码的生成和信号值作差后放大的功能综合成MDAC。
主流的 MDAC 功能一般是由带运算放大器的开关电容电路实现的，通过一定开关电容逻辑运算得到输入关系和码值的差值，如电容翻转型 MDAC 和电荷重分配型 MDAC。
工作原理
摘自eetop的Pi-SarADC笔记：pipelined ADC学习笔记(一) - Analog/RF IC 设计讨论 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
流水线结构顾名思义，与流水线cpu相似，每个子级都是并发执行的，当第一级在量化此刻输入的数据时，第二级正在量化上个周期输入的数据，以此类推，这样一来就将ADC转换速度与分辨率独立开来，无论有多少个子级多少位的分辨率，数据都是连续输入连续输出的，相邻数据仅相差一个周期。
与flash或subranging ADC相比，它的面积更小，功耗更低，这是由于此种结构需要的器件数与分辨率是线性关系，需要更高的分辨率只需要再添加更多流水级，而另两种类型若想要更高分辨率，比较器的数量呈指数上升。
单个子级结构及原理
假设单级的分辨率为n，它由S/H电路、n位的子ADC、n位的子DAC、减法器以及乘法器构成，一般也将n位的子DAC、减法器以及乘法器统称为MDAC（multiplying DAC）。
- 首先， S/H电路采样并保持输入电压，输送给子ADC，子ADC进行n位的粗量化，输出高n位的数字量；
- 之后将量化出的n位数字量再经过一个n位子DAC得到粗量化出的模拟量；
- 将实际输入的模拟量减去这个粗量化出的模拟量，得到的值为剩余的需要继续进行量化的模拟量，称为残差或余差(residue)；
- 之后为了后级能够继续使用相同的子级进行量化，需要将这个残差放大到满量程上，放大倍数为2n。
子级转换过程
单个子级转换过程可以分为四步。
- 首先，前一子级的余差放大器建立余差信号， 同时供该子级的 Sub-ADC 与 Sub-DAC 采样；
- 其次，被采样的信号经由 Sub-ADC 量化后产生数字码，并输出至校准模块；
- 该数字码被 Sub-DAC 转换为模拟量，再与 Sub-DAC 之前的采样信号做差产生余差信号；
- 最终，余差信号被级间增益放大器放大并供下一子级采样。
后续子级重复相同的量化过程最终将输入信号转化为数字量，每个子级量化得到的数字码在校准模块中被延迟对齐，经过错位相加后得到最终的二进制数字码。
余量增益电路(MDAC)
综合子ADC，余量放大电路和采样保持电路，总称余量增益电路（MDAC）。
MDAC工作原理心得
MDAC实质上就是将DAC、减法运算（余量）与放大功能整合一起，既要实现DAC的功能，又要将输入和DAC码值产生的电压进行相减，得到余量后进行放大，传输到下一级，供下一级进行ADC转换操作。
期间包括采样相，保持相；
采样相：采样相时ADC和MDAC都工作，只不过ADC将此级电压转换为对应码值给DAC，而DAC此时做的事是采样模拟输入电压，并为下一相位运算做准备；
保持相：保持相ADC不工作？保持相MDAC根据ADC产生的码值切换电容阵列开关，以完成相关运算放大，输出到下一级子ADC电压；
该级的保持相位下一级的采样相，通过双相非交叠时钟控制。
MDAC的具体原理和过程
MDAC的设计，只要我会设计放大器，会设计积分器，会设计采样保持，就一定会设计MDAC电路；要多去理解开关电容电路，开关电容包含了很多对电路的理解，对连续时间理解更有帮助。
在PipelineSAR（流水线SAR） ADC中，MDAC（多级电容放大器）十分关键，负责放大模拟输入信号，并将其转换成数字表示。MDAC的输入输出特性曲线通常呈现锯齿波状的形状，这是由MDAC的放大和采样过程引起的。
MDAC通常由一个放大器和一组电容组成。在每个时钟周期中，MDAC首先将输入信号放大到更高的电压水平，然后通过开关将放大后的信号保持在电容上。接下来，MDAC会将保持的电荷转化为对应的数字值。这个过程会在每个时钟周期内不断重复，以实现连续的模拟到数字的转换。
输入特性曲线描述了MDAC的输入电压和输出数字代码之间的关系。由于MDAC的放大和采样过程是有限精度的，所以在输出特性曲线上会出现离散化的现象，即输出值只能取离散的数字代码。这就导致了特殊的锯齿状曲线。
具体而言，当输入信号的电压在MDAC的工作范围内变化时，输出代码会相应地跳跃到最接近输入电压的离散数值。由于输入信号在一个采样周期内的变化是连续的，而输出只能取离散的数值，因此输出特性曲线会呈现锯齿波状。
为了减小锯齿效应，可以通过增加MDAC的精度和采样率来改善。另外，后续的数字校准和滤波技术也可以用于抑制锯齿状曲线的影响，提高ADC的性能。
2.1 推导1.5bit的MDAC
下面内容摘自网页：如何推导一个1.5位MDAC的输出函数？ - chen_ww1993的日志 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
MDAC 电路一般由开关电容电路来实现，和 S/H 类似，它在两相非交叠时钟 控制下工作，工作阶段分为两个阶段：采样阶段和放大阶段。
图2给出了 1.5 位结构 MDAC的电路结构示意图，其中电容 CS和 CF容值相同。时钟 Φ1 和Φ2为两相非交叠时钟。
MDAC 电路工作过程如下：假定时钟为高的时候有效。在采样相，连接关系如图3(a)。两个电容对输入信号 Vin进行采样，运放此时处于复位状态。采样结束时刻，Vx节点存储的总电荷量为：
\( Q_S=-V_\text{in}\times(C_S+C_F) \) （1）
在放大阶段, 电路处于闭环状态, 连接关系如图3b所示。CS电容的一端接S0*Vref , 它的值可以为Vref、0、-Vref , 由本级sub-ADC输出决定, 在放大相, 节点上的总电荷为：
\( Q_A=-\left(V_{out}-V_x\right)\times C_F-\left(S_0\times V_{REF}-V_x\right)\times C_S \) （2）
考虑offset和增益非理想，\( V_{out}=-A\times(V_x+offset) \) 根据电荷守恒，可得出MDAC的最终输出为：
\( \left(C_F+\frac{C_F+C_S}{A}\right)V_{out}=\left(\frac{C_F+C_S}{C_F}\right)V_{\mathrm{in}}-s_0\cdot\frac{C_S}{C_F}\cdot V_{ref}+offset\cdot({C_F+C_S}) \) （3）
设CS=CF，并且忽略运放失调以及增益误差A。且S0根据Sub-ADC结果不同可为+1、0、-1。因此上式可以写成如下分段形式：
$$ \begin{aligned}V_{\mathrm{out}}& =2V_{\mathrm{in}}-s_{0}\cdot V_{\mathrm{ref}}\\&=\begin{cases}2V_{\mathrm{in}}-V_{\mathrm{ref}}, & V_{\mathrm{in}} > \frac{V_{\mathrm{ref}}}{4}\\2V_{\mathrm{in}}, & -\frac{V_{\mathrm{ref}}}{4}\leq V_{\mathrm{in}}\leq\frac{V_{\mathrm{ref}}}{4}\\2V_{\mathrm{in}}+V_{\mathrm{ref}}, & V_{\mathrm{in}} < -\frac{V_{\mathrm{ref}}}{4}\end{cases}\end{aligned} $$ （4）
1.5bit MDAC输入输出曲线
MDAC 的输出也称为余量电压。式(3)所示的余量会被传输到下一级流水线级进行继续量化，直到最后一级的 Flash 级，完成所有的量化，输出 N 位数字码。从式(4)可以得到 1.5位流水线级的传输曲线，如图4所示。其中±VREF/4是 sub-ADC 中比较器阵列的参考电平，S0为-1、0、1分别对应着数字输出00、01、10。有效位数为 1位，另外一位为冗余位，和后级流水线级的数字输出码进行错位相加，消除比较器的失调带来的误差。因此这样的结构，被称为1.5 位流水线级结构。
1.5bit MDAC输入输出曲线心得
以Flash为例，N位的FlashADC至少需要2N个电阻，2N-1个比较器。
批：结果性论述，说的不是很深刻。
1.5bitMDAC将2bit的比较器中，一个比较器移除，将阈值改为VREF，将输入区分为大于Vref/4，小于-Vref/4和介于两者之间，即完成了三分确定，即分出了00，01，10结果，相当于1.5bit结果。此时最低有效位数LSB还是Vref/2^(1)。
式4即为1.5位MDAC传输曲线的数学表达式，是一个分段区间函数，中间Vout=2Vin，2为放大倍数和斜率。也就是说，输出分为三个值，即Vout>-Vref/2、-Vref/2≤Vout≤Vref/2、Vout＜Vref/2。
单级sub ADC是完成2bit转换，只不过有1bit冗余信息。
补充心得：
推导1.5bit传输曲线图，nksunmoon视频中的，
如下图，为2bit牺牲1bit有效位作校验码，以满足1bit保证是有效的：
后级有效位通过加校正码10或减校验码10以校正因超出量程的转换，等效于10、01、00、-01码值。
（根据Pipeline SAR ADC文献Pipelined SAR模数转换关键技术研究-罗建的阅读，明白这个校验码实际上是该冗余引入的系统失调，失调量等于后级最高位权重除以增益衰减因子，该失调量需要在数字域中减去
1.5bit传输曲线与2bit带校验码的MDAC一致，在与后级级联时都能获得正确码值；好处在于，1.5bit相较于2bit节省了一个比较器。
2.2 推导2.5bit的MDAC
知道1.5bitMDAC的运算逻辑后，可以扩展到2.5bitMDAC，同理，2.5bitMDAC通过扩展1.5bit冗余的思路，将冗余度压缩到了3Vref/8，但让比较器失调误差压缩到了Vref/8，以获得高转换效率。
结论引自文献《SHA-less流水线ADC关键技术研究与设计 王帅磊》硕士论文。
如图示为论文中的2.5bit差分结构电路图。
为了清晰地理解非理想因素对电路的影响，现在通过包含非理想因素的推导，给出MDAC输入和输出的表达式。
同样，通过电荷守恒进行推导。对于采样阶段，CKSB关闭，CKS导通VI，电路进入采样相。则此时对于正相端电荷有
$$ Q_{S,X}=3C_{S}\left(V_{IP}-V_{CM}\right)+C_{F}\left(V_{IP}-V_{CM}\right) $$
同理，负相端电荷有
$$ Q_{S,Y}=3C_{S}\left(V_{IN}-V_{CM}\right)+C_{F}\left(V_{IN}-V_{CM}\right) $$
当 CKS 和 CKSB 为低电平、CKH 为高电平时，MDAC 电路处于放大相，此时电荷满足
$$ Q_{H,X}=C_{S}\sum_{i=1}^{3}\bigl(V_{Xi}-V_{X}\bigr)+C_{F}\bigl(V_{OP}-V_{X}\bigr) $$
同理，负相端Y也有
$$ Q_{H,Y}=C_{S}\sum_{i=1}^{3}\bigl(V_{Yi}-V_{Y}\bigr)+C_{F}\bigl(V_{ON}-V_{Y}\bigr) $$
对于实际运放，OPA的增益为A(s)，其环路增益和带宽影响放大效果。考虑低频下带失调offset的运放增益，则输入端和输出端关系可表示为
$$ (V_X-V_Y-offset)A=(V_{OP}-V_{ON}) $$
整理以上四个式子，可以得到关系式如下
$$ 3C_{S}\left(V_{IP}-V_{IN}\right)+C_{F}\left(V_{IP}-V_{IN}\right)+offset\cdot({C_F+3C_S})=C_{S}\sum_{i=j=1}^{3}\left(V_{Xi}-V_{Yj}\right)+\left(C_F+\frac{C_F+3C_S}{A}\right)\left(V_{OP}-V_{ON}\right) $$
通过适当移位，将输出表达式整理出来：
$$ \left(C_F+\frac{C_F+3C_S}{A}\right)V_{out}=\left(\frac{C_F+3C_S}{C_F}\right)V_{\mathrm{in}}-C_{S}\sum_{i=j=1}^{3}\left(V_{Xi}-V_{Yj}\right)+offset\cdot({C_F+3C_S}) $$
可以发现，offset对输出的影响只是线性的，存在一个固定的偏移量。同时，由于该结构对Vxi和Vyi的取值多样，对应至少有2^3种取值，在忽略失调电压和增益A无穷大后，输入与输出的表达式可以表示为：
$$ \begin{aligned}&V_{out}=\begin{cases}4V_{in}+3V_{ref}&V_{m}<-\frac{5}{8}V_{ref}&(D=000)\\\\4V_{in}+2V_{ref}&-\frac{5}{8}V_{ref}<V_{in}<-\frac{3}{8}V_{ref}&(D=001)\\\\4V_{in}+V_{ref}&-\frac{3}{8}V_{ref}<V_{in}<-\frac{1}{8}V_{ref}&(D=010)\\\\4V_{in}&-\frac{1}{8}V_{ref}<V_{in}<\frac{1}{8}V_{ref}&(D=011)\\\\4V_{in}-V_{ref}&\frac{1}{8}V_{ref}<V_{in}<\frac{3}{8}V_{ref}&(D=100)\\\\4V_{in}-2V_{ref}&\frac{3}{8}V_{ref}<V_{in}<\frac{5}{8}V_{ref}&(D=101)\\\\4V_{in}-3V_{ref}&V_{in}>\frac{5}{8}V_{ref}&(D=110)\end{cases}\end{aligned} $$
至此，2.5bit的MDAC输出公式推导完毕，可以据此画出2.5bit理想余差曲线。
对于电路设计的心得
同时，应该可以合理地联想和推广，对于3.5bit、4.5bit等由1.5bit推广的MDAC，其输出非理想因素和增益、电容比例，以及失调电压有关，其三个组成部分如上式所示。
运放增益和电容失配形成的误差导致增益非线性，失调电压导致级间增益偏差。
这在设计Pipeline结构时对相应电路的考虑具有指导作用。！
2.5bit理想余差曲线
MDAC时序相关
MDAC除了要考虑余差放大器和电容阵列的选取，还需要考虑MDAC的时序问题，弄明白MDAC在Pipeline单个流水线周期的时序中，在干什么事，工作周期，与之相配合的sub-ADC在相同时刻在干什么其他的事情。
根据王振博士论文中的描述：
余量增益电路中的运算放大器仅在半个时钟周期内处于闭环放大的工作状态，而在另外半个时钟周期处于清零重置的状态。
那么在sub-ADC产生数字码时，MDAC应该是不工作的？或者采样过程比较短？？
从图中来看，MDAC包括采样相和保持相（余量放大相位），整个电路工作于双相非交叠时钟的控制下:\( φ_s \)为采样时钟(采样相位)，为余量信号放大时钟(余量信号放大相位)，\( φ_{sp} \)为减小电荷注入而引入的提前采样时钟。在采样相位(s为高电平)，输入信号对Cs,1~Cs,n以及C充电，并且在\( φ_{sp} \)下降沿，完成采样。在余量信号放大相位(为高电平)，根据子模数转换器提供的控制码，将采样电容Cs,1~Cs,n接到\( +V_{ref} \)、\( -V_{ref} \)或交流地(共模电平)，通过放大器与反馈电容Cf构成的闭环反馈环路，实现求余量及放大功能。
采样开关
运算放大器开关技术（高速局限性）
在SarADC的学习中，采样开关是使用的Boostrap，通过电容使得开关两端的电压保持稳定，从而使得MOS开关能够维持与信号无关的线性电阻。
但是，在深亚微米CMOS 工艺中，随着工艺的进步，电源电压不断地降低，而MOS 管的阈值电压并没有随之等比例的降低。这使得在低电源电压下设计一个具有高线度以及低导通阻抗的输入开关变得十分困难。
利用运算放大器开关技术可以省去流水线级的输入开关，从而避免了低电源电压下输入开关性能降低导致的模数转换器线性度下降的问题。
问题在于，这种技术需要运算放大器不断地在开启和关闭状态之间切换，而当运算放大器从关闭到重新开启需要定的直流工作点重建时间，因此，该技术限制了模数转换器的转换速率，所以通常被用于中等分辨率和较低转换速率的低压、低功耗模数转换器设计中。
Pipeline中的非理想因素
理想PipelineADC在实际生产中是不存在的，由于工艺偏差，器件特性等导致在Pipeline模型中对应电路模块出现影响理想ADC转换的非理想特性，如下图所示。
对于非理想因素，可以参考这个文献，讲得非常细。
下面是我对于设计的一些思考心得。
设计参数考虑
增益级设计
1.1 增益考虑
若想要 MDAC 的输出在特定时间内达到所需的精度和速度，环路增益和环路带宽需要足够大，相位裕度也要足够良好来保证环路的稳定。
以下选择摘自论文“SHA-less流水线ADC关键技术研究与设计”。
对于闭环MDAC放大，要满足运放的增益误差小于剩余精度的1/2，例如对于一个分辨率为 N 位的流水线模数转换器，第 i 级有效位数为 Ni，第 K 级MDAC 中运放的增益误差要小于剩余精度的 1/2，则有：
$$ \frac{1}{\beta A_0}<\frac{1}{2}\frac{1}{2^{N-\sum_{i=1}^KN_i}} $$
以流水线首级 MDAC 中余差放大器的设计为例，其量化位数 B1 为 3bit，有效位
数 N1 为 2bit，反馈系数 β 近似为 1/4，则直流增益 A0 存在如下约束：
$$ A_0>\frac{1}{\beta}\times2^{N-N_1+1} $$
1.2 GBW考虑
运算放大器的GBW考虑和运算放大器的建立时间有关，即输出达到指定的电压所需要的时间。如图所示，运算放大器的建立分为两个过程，即压摆区和线性建立区,前者与运放摆率有关，后者与 MDAC 的环路带宽有关，较为理想的情况是两者的时间比为 1:3。
压摆区是由于运放处于大信号，大信号建立时间和压摆率有关，即和充电电流与负载电容有关。文章指出大信号转换和小信号之间的关系为：
若忽略两相非交叠时钟同时为低电平的时间，则大信号转换时间为 tp1=Ts/8，小信号建立时间为 tp2=3Ts/8，Ts为采样信号周期。
$$ t_{p1}=\frac{V_{_{FS}}/2}{I_{_{SS}}/C_{_L}} $$
为了方便计算，采样频率直接取值 100MHz。同样以首级余差放大器为例，在放大相结束时保证最终结果达到剩余精度的 1/2，可得到增益带宽积 _fu_：
$$ f_u>\frac{\left(1+N-N_1\right)\ln\left(2\right)}{2\pi\beta t_{_{p2}}} $$
1.3 运放相位裕度考虑
要考虑闭环反馈系数下的运放此时相位裕度，因为只考虑单位增益负反馈时的相位裕度会导致相位余量的过设计，在功耗，尺寸上会有一定的浪费。
文献中内容，简而言之，反馈系数越大，相位裕度越小。反馈系数为1时最恶劣。
电容选取
理论情况下，电容越小，电压建立时间越快，在上极板二进制采样电容的学习中，
已推导理想情况下输出电压表达式与单位电容容值无关，那么理想情况下电容选取是越小越好。
但是，对于电容除了功能约束，还有现实的非理想因素约束，例如噪声，工艺导致的失配等。
在同样的信噪比要求下，减小的噪声意味着采样电容以及余量增益电路的电容阵列可以取更小的值，这就使得模数转换器的功耗进一步降低。
2.1 噪声约束电容
为了满足噪声不至于淹没最后的输出信号，噪声需要满足一定要求。
- 单端采样网络的噪声：KT/C（是电阻的噪声，只是噪声能用电容表示，数值和电阻无关）
- 全差分采样网络的噪声：2*KT/C
- 1pF电容对应的 KT/C 为 ~64uV （典型值可以记下来）
对于噪声，电容阵列会给ADC贡献。
根据《SHA-less 流水线 ADC 关键技术研究与设计》论文中的推导，运放的热噪声具有与采样噪声一样的形式，与等效负载电容 CL 成反比。增加运放的负载电容可以减小热噪声，但代价是降低环路带宽、恶化建立精度。其关系式如下式所示
$$ P_{i,n2}=\gamma\times\frac{kT}{GC_{_L}} $$
其中γ为，G为该电路的闭环增益，KT为热噪声
对于一个一个 N 级流水线模数转换器，其总的输入参考热噪声为：
$$ \overline{e_{tot}^{2}}=\overline{e_{1}^{2}}+\frac{\overline{e_{2}^{2}}}{G_{1}^{2}}+\frac{\overline{e_{3}^{2}}}{G_{1}^{2}G_{2}^{2}}+...+\frac{\overline{e_{N}^{2}}}{\prod_{i=1}^{N-1}G_{i}^{2}} $$
其中 Gi 为第 i 级流水线的级间增益，\( e_i \)为第 i 级流水线的输入参考噪声。上式表明流水线后级的噪声功率会被前级增益衰减。系统总的热噪声主要是由前级MDAC 的采样电容决定，而下级的采样电容又是上级的负载电容，需要综合考虑噪声与功耗来确定各级流水线的采样电容取值。
输入参考噪声功率由级间增益和 MDAC 采样电容的大小共同决定。对于流水线每级采样电容取值的缩放问题，可以考虑两种极端情况：
（1）流水线每级采样电容都相等，即缩放系数为 1，此时输入参考噪声最小且主要来源为流水线前几级；
（2）流水线每级贡献的噪声都相等，即缩放系数为级间增益的平方 G2，此时总的采样电容面积最小。
折中考虑面积与噪声，最佳缩放系数在上述两种极端情况之间，通常取值为级间增益 G。
2.2 匹配约束电容：
- MSB (~采样电容的一半) 为CDAC线性度的瓶颈
- 电容越大，匹配越好；电容X4，匹配提升1倍
对于电容来说，准确做好一个电容难度很大，通过下面的蒙特卡洛仿真可以简单仿真一个电容的失配，
获取工艺库中电容失配参数 - Analog/RF IC 设计讨论 - EETOP 创芯网论坛 (原名：电子顶级开发网) -
例如对于TSMC180nm电容，蒙卡仿真结果显示，对于一个800f的电容，其失配可能达到40f左右。
最大甚至能达到100f多的电容偏差值，也就是说，做准一个电容是很难的，但是将电容比例做小是有可能的。从电容绝对精度来看：为了降低电容失配带来的影响，一般采用精度更高 mimcap 电容，电容与标准值之间的误差与电容面积有关，可以表示为：
$$ \frac{\Delta C}{C}=\frac{k}{\sqrt{WL}} $$
为满足 ADC 转换精度要求，由电容失配造成的误差一般要小于 1/2LSB，式中中 k 为工艺参数，WL 为电容的面积。由此可以计算出最小的电容面积，从而确定电容值。
（关于怎么确定电容精度的问题，可以查找工艺文件，会有类似下图的曲线，以及数据。要求ΔC/C
遇到的问题和思考
1、为什么采样时使用两相非交叠时钟控制采样电容开关断开？
上极板采样会产生电荷注入现象，下极板采样利用非交叠时钟和全差分采样将采样过程的电荷注入引起非线性情况消除。
